Plateforme RISC-V pour la cybersécurité des systèmes navals

15 Jun 2022
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Thèse de doctorat : Plateforme RISC-V intelligente et à faible coût pour la cybersécurité des systèmes navals

 

La thèse vise à développer une architecture de calcul pour le domaine de l’IoT, dotée de capacité d’apprentissage pour des applications de cybersécurité des systèmes navals. Cette architecture s’inscrira dans le courant des architectures RISC-V, actuellement très porteur tant d’un point de vue académique qu’industriel, et celui de l’intelligence artificielle embarquée distribuée.

Mots clés : Plateforme RISC-V intelligente, Cyberdéfense, systèmes navals, Deep learning, systèmes embarqués

Contexte

Grande école militaire de la mer, l’Ecole navale assure la formation initiale de tous les officiers de la marine et les formations initiale et continue des marins des spécialités nautiques.

L’École navale, ENSTA Bretagne, Naval Group, THALES et IMT Atlantique sont partenaires de la Chaire de cyberdéfense des systèmes navals dont le but est de faire progresser la recherche dans le domaine de la cybersécurité du domaine maritime et portuaire pour le monde civil et militaire.

Basée à l’École navale, la personne recrutée intégrera l’équipe cyber de l’École navale, travaillera au sein de la Chaire de cyberdéfense des systèmes navals et sera rattachée hiérarchiquement au titulaire de la Chaire.

Spécificités du poste :

  • Temps complet - CDD (3 ans)
  • Environnement militaire (Ministère des armées, Chaire de cyberdéfense des systèmes navals)
  • Transport maritime de rade mis à disposition entre Brest et Le Poulmic à des horaires fixes
  • Lieu de travail multiple : Ecole navale (Lanvéoc) & Ensta-Bretagne (Brest)

Profil souhaité

Diplôme : le candidat doit être titulaire d’un M2 ou d’un diplôme d’ingénieur à dominante traitement de l’information, informatique et réseau. Des compétences en intelligence artificielle sont souhaitées.

 

Descriptif de la thèse

L’objectif de la thèse est de permettre l’émergence de capacités de calcul bien dimensionnées dans un contexte “Edge computing” où les calculs (fusion de données, analyse, traitement) sont menés sur des noeuds de type “embarqué” (systèmes contraints). Ces noeuds sont distribués en périphérie des réseaux, communiquent relativement peu car ils sont destinés à remonter une information compacte, issue des traitements réalisés sur place, et non pas une donnée brute. Cette approche se différencie du modèle “Cloud computing” qui repose sur des infrastructures centralisées, fortement connectées. L’architecture des nœuds devra être conçue au regard des applications cyber envisagées, pour lui permettre de bénéficier de bonnes performances en la spécialisant. En revanche, cette architecture devra également être facilement déclinable pour adresser tout nouveau domaine applicatif. Cette dualité d’objectifs impose une approche méthodologique rigoureuse. Comme susmentionné, la plateforme envisagée est embarquée. Elle permet en usage nominal une distribution de charge entre nœuds visibles les uns des autres (communications potentiellement point-à-point permettant de créer un maillage), une allocation dynamique des tâches (mise en sommeil, compromis autonomie/efficacité). Elle est munie de capacités de calcul suffisantes pour opérer en autonomie (résilience à un environnement collaboratif dégradé ou en l’absence temporaire de connectivité). Nous ciblons des cas d’application qui nécessitent une analyse de données multi-source pour détecter des situations à risque cyber :

  • L’apparition d’évènements rares ou de comportements atypiques dans une infrastructure composée de plusieurs entités (par exemple, différents bâtiments d’une infrastructure portuaire). On cherchera par exemple à identifier des scénarios connus ou des incohérences entre les différentes données captées.
  • Dans un contexte militaire, il pourra s’agir de proposer un monitoring temps réel des éléments navigants dans un périmètre donné et dont le comportement pourrait indiquer qu’il s’agit d’un navire ennemi. Pour bénéficier d’une architecture “généraliste”, il faut disposer d’un processeur simple et modulable, consommant peu, et pour lequel l’ensemble de la pile logicielle est disponible, idéalement en “open source”. Pour spécialiser ’architecture au regard des applications envisagées, l’approche consiste ensuite à étendre ce processeur minimaliste, par ajout de nouvelles capacités :
  • En particulier, de capacité de “Deep Learning” efficaces.
  • Potentiellement, de mécanismes de sécurité internes à l’architecture qui permettront de s’assurer de la non-compromission du processeur spécialisé.

Ces architectures doivent être capables d’apprendre, de traiter les données et de transmettre des diagnostics. Cette spécialisation de l’architecture induit une complexité supérieure lors de la conception mais également lors de la vérification de son bon fonctionnement. Les capacités de déverminage doivent donc être prises en considération dès le début du travail. Un enjeu important de ces plateformes est leur coût réduit qui en permettra le déploiement “massif”. En effet l’approche “Edge Computing” suppose la présence de nombreuses instances de l’architecture, et ces instances doivent pouvoir être considérées comme des consommables. Par exemple, sur un théâtre militaire, il s’agira de disposer de nombreux nœuds pour permettre un monitoring temps réel du déplacement ennemi.

Programme de la thèse

Hypothèses

Le défi du “Edge computing” consiste à implanter au plus près des utilisateurs tout ou partie des traitements effectués dans le cloud, dans un objectif de performance, de confidentialité, et d’autonomie. Pour les produits industriels notamment embarqués, cela nécessite de disposer d’une puce offrant des performances suffisantes, et prenant en compte la consommation d’énergie. 3.2 Approches méthodologiques

Pour disposer d’une puissance de calcul suffisante, notamment pour les cœurs de calcul de “Deep Learning”, il est nécessaire d’adjoindre à un processeur RISC-V une architecture de calcul spécifique. Les architectures RISC-V sont d’excellents candidats pour l’embarqué car leur jeu d’instructions est ouvert et extensible. Il existe plusieurs implémentations de RISC-V, pour plusieurs gammes (32 ou 64 bits, supportant des opérateurs plus ou moins complexes, etc.). Ces gammes se distinguent par la présence d’unités de calcul additionnelles. Notre conviction est qu’une architecture de type CGRA (Coarse-Grain Reconfigurable Array), est à même de répondre aux exigences multiples de notre contexte : moins consommatrice en énergie qu’un multi-cœur grâce au mécanisme de reconfiguration, plus facile à programmer pour les outils de CAO qu’un FPGA grâce aux éléments de calcul de type opérateur, suffisamment flexible pour mettre en œuvre des applications de calcul intensif ou fiabiliser la puce via un contrôle du comportement du RISC-V. L’équipe possède cette double compétence : RISC-V et CGRA, en maitrise la mise en œuvre et sait produire des outils pour de telles architectures.

Environnement Scientifique

Le projet concevra une architecture ouverte et durable. Celle-ci couplera un RISC-V et un CGRA. Elle sera étendue par la suite à du multi-cœur. Un environnement complet de prospection architecturale permettra d’étudier les différentes approches de conception et établira, après évaluation, les meilleurs choix de paramètres en termes de performances et consommation d’énergie selon l’application ou le contexte d’exploitation visé. Ces mêmes outils permettront la génération de code pour la production d’une puce. Les outils de programmation, basés sur des spécifications standards, auront la capacité de s’adapter automatiquement à toute variante architecturale. Les expérimentations utiliseront l’équipement de pointe Zébu, émulateur de puce acquis via le CPER Cyber-SSI en 2018, qui donnera un avantage significatif en termes de complexité de circuit et de rapidité de test. Les tests applicatifs se focaliseront sur les cœurs de calcul pour le “Deep Learning” local pour la caractérisation des signaux issus des capteurs (radio, image) et la détection de comportements atypiques dans une infrastructure portuaire où les risques cyber sont prépondérants. Les cas applicatifs seront définis avec un partenaire industriel et issus du domaine maritime.

Déroulé de la thèse

La première année de thèse sera consacrée à deux actions. La première consistera à réaliser une étude de l’état de l’art des différentes variantes de RISC-V, de leur environnement de simulation et de génération ainsi que des extensions possibles. Le doctorant s’intéressera aux solutions académiques et commerciales. La seconde action consistera à prendre en main les outils (par exemple de HLS, mais également ARGEN, l’environnement de génération de CGRA) et les infrastructures disponibles (cartes FPGA Xilinx, serveur d’émulation matériel Zébu 3) au sein de l’établissement. La seconde année sera consacrée à la conception de l’architecture et de ses outils associés : à la fois pour la prospection architecturale et pour la génération de l’architecture. A l’issue de cette première année une publication devra être soumise qui présentera des résultats préliminaires sur un cas d’étude issu d’un ou plusieurs partenaires industriels en choisissant les métriques et en chiffrant le bénéfice de l’approche par rapport à une architecture conventionnelle. La troisième année permettra de généraliser et durcir l’approche. Plusieurs cibles de publication seront considérées : des journaux orientés IA pour lesquels nous revendiquerons une architecture permettant une accélération de calcul, des transactions dans le domaine des architectures reconfigurables, des journaux orienté IoT, et des contributions à la communauté RISC-V. Cette année sera évidemment pour partie dédiée à la rédaction du manuscrit.

Encadrement

La thèse sera dirigée par Loı̈c Lagadec, professeur à l’ENSTA-Bretagne, accompagné pour l’encadrement de Mr Pascal Cotret et de Mr Jean-Christophe Cexus.

L’équipe de permanents impliqués dans cette thèse est complémentaire. Coté ENSTA-Bretagne, Loı̈c Lagadec possède une forte expertise en développement d’outils de programmation/synthèse pour les cibles reconfigurables (FPGA et/ou CGRA). Pascal Cotret est expert en développement d’applications sur ce type de plateformes, et s’investit depuis plusieurs années dans la communauté RISC-V. Jean-Christophe Cexus est spécialiste du traitement du signal et de mise en œuvre d’IA.

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