Pierre Garreau
Directeur(s): Loïc Lagadec
Encadrant(s): Pascal Cotret, Jean-Christophe Cexus & Julien Francq
Accélérateur matériel d’IA pour des applications IDS
Les IDS (Intrusion Detection Systems, ou Sonde de Détection d’Intrusion) embarquent de plus en plus d’IA (Intelligence Artificielle) [1, 2, 3, 4]. Cependant, pour être efficaces dans leur apprentissage ou leur inférence, ces IDS doivent embarquer des co-processeurs qui accéléreront les calculs tout en garantissant la validité de leurs résultats : en effet, il est préférable qu’une sonde ne renvoie pas de faux positifs et soit résistante aux fuites d’information du modèle ou des données qui pourraient altérer la base d’apprentissage.
Pour implémenter cette sonde et ce co-processeur, nous souhaitons nous diriger vers l’architecture open-source RISC-V [5] : ce standard permet d’ajouter facilement des instructions spécialisées dans certains domaines tels que l’IA. De plus, certains processeurs basés sur cette architecture RISC-V proposent nativement une interface pour rajouter des co-processeurs [6].
Ces co-processeurs sont souvent nommés TPU (Tensor Processing Unit) ou NPU (Neural Processing Unit) [7] et pourront constituer des premières approches permettant de réaliser un IDS embarqué sur un processeur RISC-V : d’ailleurs, un démonstrateur sera développé afin de démontrer les performances des algorithmes développés dans le cadre de la thèse. De plus, le processeur devra être résistant à des attaques extérieures et ne pas introduire de brèches dans le système global.
Références bibliographiques :
[1] R. Zhang, Intrusion detection in a fleet of drones. PhD thesis, Université de Toulouse, 2022. Thèse de doctorat dirigée par Larrieu, Nicolas et Condomines, Jean-Philippe Automatique et Informatique Toulouse, ISAE 2022.
[2] J. Whelan, A. Almehmadi, and K. El-Khatib, “Artificial intelligence for intrusion detection systems in unmanned aerial vehicles,” Computers and Electrical Engineering, vol. 99, p. 107784, 2022.
[3] Q. Liang, S. Xie, and B. Cai, “Intelligent home iot intrusion detection system based on RISC-V,” in 2023 IEEE 3rd International Conference on Power, Electronics and Computer Applications (ICPECA), pp. 296–300, 2023.
[4] X. Tang, S. Han, L. L. Zhang, T. Cao, and Y. Liu, “To bridge neural network design and real-world performance : A behaviour study for neural networks,” in Proceedings of Machine Learning and Systems (A. Smola, A. Dimakis, and I. Stoica, eds.), vol. 3, pp. 21–37, 2021.
[5] RISC-V, “The RISC-V instruction set manual - volume I and volume II.” https://riscv.org/technical/specifications/.
[6] OpenHW Group, “4 stage, in-order, compute RISC-V core based on the CV32E40P.” https://github.com/openhwgroup/cv32e40x.
[7] S. Kalapothas, M. Galetakis, G. Flamis, F. Plessas, and P. Kitsos, “A survey on RISC-V-based machine learning ecosystem,” Information, vol. 14, no. 2, 2023.
[8] P. Chifflier and A. Fontaine, “Architecture système sécurisée de sonde IDS réseau,” 2015.
[9] G. Choudhary, V. Sharma, I. You, K. Yim, I.-R. Chen, and J.-H. Cho, “Intrusion detection systems for networked unmanned aerial vehicles : A survey,” in 2018 14th International Wireless Communications & Mobile Computing Conference (IWCMC), pp. 560–565, 2018.
[10] M. E. Bouazzati, R. Tessier, P. Tanguy, and G. Gogniat, “A lightweight intrusion detection system against iot memory corruption attacks,” in 2023 26th International Symposium on Design and Diagnostics of Electronic Circuits and Systems (DDECS), pp. 118–123, 2023.
[11] Q. Ducasse, P. Cotret, and L. Lagadec, “JIT Compiler Security through Low-Cost RISC-V Extension,” in 30th Reconfigurable Architectures Workshop, (St Petersburg (Florida), United States), May 2023.
[12] Q. Ducasse, P. Cotret, L. Lagadec, and R. Stewart, “Benchmarking quantized neural networks on FPGAs with FINN,” CoRR, vol. abs/2102.01341, 2021
